【芯片设计-信号完整性 SI 学习 1.2 – loopback 回环测试】

1. 背景：为什么要做 SI 测试

在 DDR、PCIe、SerDes 等高速接口 (>Gbps) 设计中，数据通过差分对、走线、连接器、封装等传输时，会受到以下因素影响：

• 抖动（Jitter）：时钟边沿不稳定，影响采样点。
• 码间串扰（ISI, Inter-Symbol Interference）：前后比特间耦合导致波形失真。
• 串扰（Crosstalk）：相邻走线/通道间干扰。
• 损耗（Loss）：PCB、连接器、通道的高频损耗。

为了确认 PHY 设计和信号链路的可靠性，必须在实验室或产测中进行：

• 环回测试（Loopback Test）
• 误码率（BER）验证

2. PHY 层环回模式

例如，新思科技的 PCIe Core 支持单个 Pcie 内核的 Loopback 功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为 loopback slave。该种模式可以用来完成板级的 debug，BER测试，系统调试。

PHY（物理层）通常提供硬件支持环回，用来隔离问题或验证收发通道。

2.1 自环回（Local Loopback）

内部控制器操作进行回环设置，兼容LTSSM状态，如果回环链路训练成功则进入L0正常数据传输模式

• 位置：数据在 PHY 内部或发射端（TX）输出后被直接接回接收端（RX）。

• 用途：

  • 验证 PHY 内部电路（SerDes 编码器、解码器、PLL、时钟恢复电路）的功能正确性。
  • 不依赖外部通道（PCB 走线/连接器），排查是 PHY 还是通道问题。

• 常见模式：

  1. Near-End Loopback (NE LB)：TX 发出的数据直接在 PHY 内部回到 RX，不经过外部走线。
  2. Far-End Analog Loopback (FE LB)：TX 驱动到 Pad（I/O 引脚）后直接回到 RX，包含 IO buffer，但不走外部 PCB trace。

2.2 远端环回（Remote Loopback）

EP连接到RC端，可以通过EP PHY接口进行回环测试，如果训练成功设备则进入L0状态，用来调试EP链路训练的一个高效方式

• 位置：数据通过 外部通道（例如 PCB trace、连接器、电缆）后，再回到对端设备的 RX。

• 用途：

  • 验证 完整信号链路（TX → 通道 → RX）。
  • 包含 通道损耗、串扰、抖动 等实际问题。

• 应用：常用于 系统级验证，例如两块板卡通过 PCIe/SerDes 互连，强制对端设备进入远端环回模式。

4. DDR/PCIe/SerDes 的典型应用

• DDR

  • 主要依赖 眼图测试（通过 DQS 时钟与数据窗口对比）。
  • Margin Test：调节采样点偏移、驱动强度、ODT 参数，观察误码情况。

• PCIe

  • 支持 Loopback + PRBS 模式，由 PCIe PHY 或 BERT 测试仪完成。
  • 常用 Compliance Test 验证链路信号质量。

• SerDes（例如 10G/25G/56G Ethernet PHY）

  • 内置 自环回、远端环回、PRBS 发生器/检测器。
  • 误码率测试结合 CTLE（连续时间线性均衡）、DFE（判决反馈均衡）、TX FIR（前馈均衡），优化链路性能。

总结

• 自环回：验证 PHY 内部收发电路，排查芯片本身问题。
• 远端环回：验证完整通道，包含 PCB/连接器/电缆。

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