芯片设计后端遇到的各种文件类型和文件后缀
目录
芯片设计后端遇到的各种文件类型和文件后缀
芯片设计后端遇到的各种文件类型和文件后缀
| 文件类型 | 描述 | 文件后缀 |
| netlist 网表文件 | verilog文件格式，记录了芯片里 各个 instance 的逻辑连接关系 | .v (for Verilog netlists) |
| Lib ， liberty timing file | 记录了 cell 的 timing 信息及一定 power 信息 。有的时候也可以 用不可读的 .db 文件代替 | .lib |
| Lef ，library exchange format | 记录了 cell 的形状、大小、出 pin 的信息、 blockage 的信息 。让更高层级来使用。 | .lef |
| Tf ， tech file ，或tlef，tech lef | 记录了 工艺参数信息 。 Synopsys 用的 tf ， cadence 用 tlef 。另外tlef包含的信息可以很广，一些微小的设定也可能会在tlef里写。 | .tf / .tlef |
| Sdc ， Synopsys design constraints ， | 时序约束文件， 比如 定义 clock 、 input delay 就在这个文件里。 | .sdc |
| Upf ，unified power file | power 相关的文件，定义不同 power domain ，指定power net，指定level shifter、iso、header cell等 power 相关的 cell 等。 | .upf |
| Def ，design exchange format | 可以记录 整个 design 物理信息 | .def |
| GDS | 版图信息文件，现在也有.oas文件格式 | .gds (or .gds2 / .oas / .oasis) |
| Spi ，spice model文件 | 记录逻辑连接关系。和netlist目的很像，使用场合不一样 | .sp (or .sp / .cir) |
| Itf/nxtgrd/tlu+ | 抽取寄生参数所用的工艺文件，例如层间相对介电常数、电阻率这种参数。 | Unknown |
| SPEF | 记录net上rc信息 | .spef |
| SDF | 由SPEF计算得到的net上delay信息 | .sdf |